教育部顧問室「技職校院進階FPGA與系統雛型設計課程推廣計畫」

課程訓練（一）

一、指導單位：教育部顧問室

二、主辦單位：聖約翰科技大學 資工系

三、時間：九十六年五月二十四日（星期四）九時至十七時三十分

四、地點：電機資訊大樓四樓 E414教室

五、課程研討會內容：Simulink DSP/FPGA Model-Based Design

時 間	課 程 內 容	講師／助教	主持人
09:00-10:20	Introduction FPGA Design	張至斌	高堅志 老師
10:20-10:40	＊ 休 息 時 間 ＊
10:40-12:10	DSP Algorithm Design –What’s Synplify DSP –Design a FIR filter with Synplify DSP Blockset LAB 1 –RTL Simulation LAB 2	張至斌
12:10-13:30	＊ 午 餐 時 間 ＊
13:30-15:00	Synthesis –What’s Synplify Pro –Synthesis by Synplify Pro LAB 3 –Post-Synthesis Simulation LAB 4	張至斌	陳瑞熙 老師
15:00-15:30	＊ 休 息 時 間 ＊
15:30-17:00	FPGA debugging –What’s Identify –Debugging with Identify Instrumentor & Identify RTL Debugger Lab 5	張至斌

【講師介紹】
※張至斌先生，鈦鍶科技公司： 03- 611-5678#314, 02-2788-9300